CoWoS是一种先进的封装技术，能够将多个芯片堆叠在一起，然后封装在一个基板上，形成一个紧凑且高效的单元。 在芯片制造领域，前道、中道和后道指的是半导体生产的全部过程中的三个主要阶段，具体如下： 前道（Front-End Manufacturing ）：前道工艺主要涉及晶圆制造，这是在空白的硅片上完成电路加工的过程，包括光刻、刻蚀、薄膜生长、 离子注入、清洗、CMP（化学机械抛光）和量测等工艺步骤。此阶段的目标是在硅片上形成晶体管和其他有源器件，以及多层互连结构。 中道（Middle-End Manufacturing）： 中道是介于晶圆制造和封装测试之间的一个环节，有时也被称作 “Bumping”。它通常指的是在晶 圆上形成的凸点（Bumps），这些凸点用于后续的封装过程，使得芯片能够与外部电路连接。中道制造随着高密度芯片需求的增长而变得 逐渐重要，尤其是在倒装芯片（Flip-Chip）技术中。 后道（Back-End Manufacturing）： 后道工艺主要涉及封装和测试。包括减薄、划片、装片、引线键合、模塑、电镀、切筋 / 成型和终测 等步骤。此阶段的目标是将圆形的硅片切割成单独的芯片颗粒，完成外壳封装，并进行电气测试以确保性能符合标准。
目前集成电路前道制程工艺发展受限，但随着大模型和 AIGC 等新兴应用场景的加快速度进行发展，科技产业对于芯片性能的要求日益提高，越来 越多集成电路企业转向后道先进封装工艺寻求先进的技术方案，以确定保证产品性能的持续提升。2.5D 封装、3D 封装等均被认为属于先进封装 范畴。 2.5D 封装： 这种封装方式是将芯片堆叠在中介层之上，通过微小的金属线连接不同的芯片，实现电子信号的整合。 3D 封装： 更进一步，3D 封装技术允许芯片垂直堆叠，这为高性能逻辑芯片和 SoC（System on Chip）的制造提供了可能。 CoWoS 严格来说属于 2.5D 先进封装技术，由 CoW 和 oS 组合而来：先将芯片通过 Chip on Wafer（CoW）的封装制程连接至硅晶圆， 再把 CoW 芯片与基板（Substrate）连接，整合成 CoWoS。核心是将不同的芯片堆叠在同一片硅中介层实现多颗芯片互联。
2011年台积电开发出的第一代CoWoS-S硅中介层最大面积为775mm²，已经接近掩膜版的曝光尺寸极限（858mm²），对此，台积电研发 出光罩拼接技术突破了该瓶颈，光罩拼接即两个光罩组合，产生重合部分的RDL互联需做到一致。 突破光罩限制后，2014年台积电第二代CoWoS-S产品的硅中介层面积达到1150mm²，第三代、第四代、第五代、第六代硅中介层面积分 别为1245mm²、1660mm²、2500mm²、3320mm²，对应的集成芯片数量分别为1个soc+4个HBM（内存16GB）、1个soc+6个HBM（内存 48GB）、2个soc+8个HBM（内存128GB）、2个soc+12个HBM。 硅转接板面积持续不断的增加，便于集成更多元器件，从第三代开始，CoWoS由同质集成转变为异质集成。第五代芯片不仅对逻辑与内存进行 了改进，还针对硅中介层的RDL、TSV进行改进，在硅中介层加入了eDTC（嵌入式深沟槽电容器）以进一步稳定电源系统。
CoWoS封装技术的一个显著特点是它能轻松实现高度集成，这在某种程度上预示着多个芯片在一个封装中能轻松实现高度 集成，从而能够在更小的空间内提供更强大的功能。这种技术非常适合于那些对空间效率有极高要求的行 业，如互联网、5G和人工智能。
由于芯片与晶圆直接相连，CoWoS封装技术能提高信号传输速度和可靠性。此外， 它还能有效地缩短电子器件的信号传输距离，从而减少传输时延和能量损失。
相比于传统的封装技术，CoWoS技术可以降低 芯片的制造成本和封装成本。这是因为它避免 了传统封装技术中的繁琐步骤，如铜线缠绕、 耗材成本高等，从而能大大的提升生产效率和降低 成本。
制造复杂性： CoWoS 是一种 2.5D/3D 集成技术，与前代技 术相比，制造复杂性明显地增加。制造复杂性直 接导致采用这种封装技术的芯片成本增加。
电气挑战： 信号完整性：逻辑晶圆到基板的互连：随着 数据速率的提高，由于 TSV 的寄生电容和电 感，互连的信号传输会变差。未解决这个 问题，努力优化 TSV，以最大限度地降低电 容和电感。逻辑晶圆芯片到 HBM：SoC 和 HBM 之间互连的眼图性能瓶颈归因于互连的 寄生电阻和电容。 电源完整性：CoWoS 封装通常用于具有较高 数据切换率和较低工作电压的高性能应用。 这使得这些封装容易受到电源完整性挑战。
集成和良率挑战： 2.5D 和 3D 集成电路需要像任何其他集成电路 一样来测试，以确保它们没有一点制造缺陷。 然而，测试 2.5D 或 3D 集成电路要困难得多， 因每个晶圆芯片在安装到中介层之前都需要 单独测试，安装后还需要再次测试。除此之外， 硅通孔 (TSV) 也需要测试。最后，大型硅中介 层特别容易受到制造缺陷的影响，并可能会引起 电气挑战： 产量损失。
散热挑战： 由于中介层和基板之间的热膨胀系数 (CTE) 不 同，CoWoS 封装会遇到散热问题。使用有机 中介层确实可以在某些特定的程度上限制散热问题。 使用底部填充材料可以缓冲硅片和基板之间的 热失配，从而大幅度的提升焊点的寿命。
后摩尔时代，先进制程工艺演进逼近物理极限，先进封装（AP）成了延续芯片新能持续提升的道路之一。传统的芯片封装方式已经没办法满足如 此巨大的数据处理需求，先进封装的重要性日益凸显。近年来，先进封装市场规模逐步扩大，多样化的AP平台，包括扇出封装、WLCSP、 fcBGA/CSP、SiP 和 2.5D/3D 堆叠封装，加上异构和小芯片的变革潜力，正在重塑半导体格局。 2020年-2023年，全球半导体先进封装市场规模稳步上升。自2020年的300亿美元上升至2023年的439亿美元，年复合增长率为13.5%。同时预 计2024年，全球半导体先进封装市场规模将进一步上升，达472.5亿美元。 在全球趋势下，中国半导体先进封装市场也迎来春天。2020年，中国半导体先进封装市场规模为351.3亿元，据中商产业研究院预测，2025年 中国先进封装市场规模将超过1100亿元，年复合增长率达26.5%。
CoWoS先进封装技术主要使用在于AI算力芯片及HBM领域。英伟达是CoWoS主要需求大厂，在台积电的CoWoS产能中，英伟达占整体供 应量比重超过50%。其中Hopper系列的A100和H100、Blackwell Ultra 使用台积电CoWoS封装工艺。 作为台积电CoWoS封装技术的最大客户，英伟达的需求将对市场格局产生重要影响。受益于英伟达Blackwell系列GPU的量产，台积电预 计将从2025年第四季度开始，将CoWoS封装工艺从CoWoS-Short（CoWoS-S）转向CoWoS-Long（CoWoS-L）制程，使CoWoS-L成为 其CoWoS技术的主要制程。到2025年第四季度，CoWoS-L将占台积电CoWoS总产能的54.6%，CoWoS-S占38.5%，而CoWoS-R则占 6.9%。这一转变不仅反映了市场需求的变化，也展示了英伟达在高性能GPU市场的强大影响力。除了英伟达，别的企业如博通和Marvell 也在增加对台积电CoWoS产能的订单，以满足为谷歌和亚马逊提供ASIC（专用集成电路）设计服务的需求。
随着先进AI加速器、图形处理单元及高性能计算应用的蓬勃发展，所需处理的数据量正以前所未有的速度激增，这一趋势直接推动了高带 宽内存（HBM）销量的急剧攀升。多个方面数据显示，2029年全球HBM行业市场规模达79.5亿美元；2020-2023年中国HBM市场规模自3亿元上升 至25.3亿元，年复合增长率达204%。 HBM走线长度短、焊盘数高，在PCB甚至封装基板上没办法实现密集且短的连接。因此还需要CoWoS等2.5D先进封装技术来实现。CoWoS 能以合理的成本提供更高的互连密度和更大的封装尺寸，目前大部分HBM均使用的此项技术。因此，HBM的产能都将受制于CoWoS产能。 HBM需求激增进一步加剧了CoWoS封装的供不应求情况。
长电科技是全球领先的集成电路制造与技术服务提供商，在中国、韩国及新加坡拥有两大研发中心和六大集成电路成品生产基地，业务机 构分布于世界各地，可与全球客户进行紧密的技术合作并提供高效的产业链支持。拥有高集成度的晶圆级 WLP、2.5D/3D、系统级 （SiP）封装技术和高性能的 Flip Chip 和引线日长电科技完成了对晟碟半导体（上海）有限公司80%股权的收购.本次收购加大先进闪存存储产品封装和测试产能布局的同 时，逐渐增强与全球存储巨头西部数据的合作伙伴关系，或将受益于存储芯片需求提升。 长电科技2024年2季度归母净利润环比增长258%，营收创同期历史上最新的记录。二季度实现收入为人民币86.4亿元，同比增长36.9%，环比增长 26.3%，创历史同期新高。二季度经营活动产生现金人民币16.5亿元，二季度扣除资产投资净支出人民币9.3亿元，自由现金流达人民币 7.2亿元。二季度归母净利润为人民币4.8亿元，同比增长25.5%，环比增长258.0%。
通富微电具有行业一流的封装技术水平和广泛的产品布局优势，先后承担了多项国家级技术改造、科技攻关项目，并取得了丰硕的技术创 新成果：超大尺寸2D+封装技术及3维堆叠封装技术均获得验证通过；大尺寸多芯片chip last封装技术获得验证通过；国内首家WB分腔屏 蔽研发技术及量产获得突破。公司在发展过程中慢慢地增加自主创新，并在多个先进封装技术领域积极开展国内外专利布局。截至2023年12 月31日，公司累计国内外专利申请达1,544件，先进封装技术布局占比超六成；同时，公司先后从富士通、卡西欧、AMD获得技术许可， 使公司快速切入高端封测领域，为公司进一步向高阶封测迈进，奠定坚实的技术基础。面向未来高的附加价值产品以及市场热点方向，立足长 远，大力开发扇出型、圆片级、倒装焊等封装技术并扩充其产能；此外，积极布局Chiplet、2D+等顶尖封装技术，形成了差异化竞争优 势。 2019-2023公司营收持续增长。2023年实现盈利收入222.69亿元，根据芯思想研究院发布的2023年全球委外封测榜单，在全球前十大封测企业 2023年营收普遍下降的情况下，公司营收略有增长。
CoWoS-L结合了CoWoS-S和InFO技术的优点，使用中介层与LSI芯片进行芯片间互连，并使用RDL层进行功率和信号传输，从而提供最 灵活的集成。CoWoS-L的中介层包括多个局部硅互连（local silicon interconnect，LSI）芯片和全局重布线（global redistribution layers），形成一个重组的中介层（reconstituted interposer，RI），以替代CoWoS-S中的单片硅中介层。LSI芯片保留了硅中介层的所有 优秀特性，包括保留亚微米铜互连、硅通孔（TSV）和嵌入式深沟槽电容器（eDTC），以确保良好的系统性能，同时避免了单个大型硅 中介层的良率损失问题。 在电气性能方面，CoWoS平台引入第一代深沟槽电容器（eDTC）是用于提升电气性能。此前配备第一代eDTC的CoWoS可以将系统电源 分配网络（PDN）的阻抗降低93%，压降比没有使用eDTC的情况低72%。此外，HBM VDDQ的同步开关噪声（SSN）可以在3.2 GHz时 比没有eDTC的情况减少到38%。由于SSN减少，信号完整性也能够获得改善。CoWoS平台配合eDTC有利于电源完整性和信号完整性。 新一代的eDTC能够给大家提供1100 nF/mm²的电容密度。高电容密度为高速计算的电源效率提供了巨大的优势。出于良率考虑，单个硅芯片上 eDTC的最大面积上限约为300平方毫米。通过连接所有LSI芯片的电容，CoWoS-L搭载多个LSI芯片，可以明显地增加RI上的总eDTC电 容。
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